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ESIstream IP – シリアル・インタフェースの設計を容易にします

まえがき

昨今の広帯域データコンバータを使用するうえでの大きな課題は、高速シリアル・インタフェースをどのように設計するかということです。ESIstreamは、設計への負担を最小限にするように考慮されたオープンソースのシリアルデータ・インターフェース・プロトコルであり、現存する様々なFPGAに非常に少ないリソースを使って、簡単に実装することができます。端的に言いますと、これはJEDECのJESD204Bサブクラス1と2標準のオープンソース版と言えます。しかし、この端的な説明では、ESIstreamユーザーにとってのいくつかの重要な利点が語られていません。その重要な利点というのは、大幅な簡易化がされていること、リンクレイテンシが低減されること、レイテンシを的確に把握できることです。以下に更に詳しく説明していきます。

本記事では、既に多くの文書がJESD204Bについて説明しているように、ESIstreamの構造にフォーカスして丁寧に説明しています。次に、ESIstreamとJESD204Bの違いを解説してから、皆様にESIstreamを御採用頂くために、ESIstreamのプロトコル開発を担ったTeledyne e2vが独自のESIstream VHDL IPを世に送ることを決定したというニュースを紹介します。

シリアル化の歴史

21世紀への変わり目を迎えたころ、CMOSプロセスと同じくデータコンバータ技術の進化も機能的な限界に達し始めていました。もともとサンプリング周波数が10MHz以上の高速ADC/DACはパラレルデータ・インターフェースを特徴としていましたが、これはプリント基板(PCB)に非常に多くの配線をしなければならなかったことを意味します(図1)。さらに、サンプルレートが増加した結果、出力データレートが高くなり、このことによってPCBの設計は著しく困難なものとなりました。データ・インターフェースのシリアル化(LVDS(低電圧差動信号)とシリアライザ/デシリアライザ(SERDES))は、クロックがデータストリームに埋め込まれるので、このデータ伝達課題への解決策となることが期待されました。PCBレイアウトの簡素化とフォームファクターの大幅な改善が期待されたのです。インターフェースの簡素化は、リンクの送信側、受信側両方の利点となります(図1)。シリアルリンクは、データレーンの配線長のマッチングへの制約を大幅に軽減でき、PCBの設計をさらに容易にしました。

Figure 1

図1 シリアルリンクがPCBの配線を容易に

しかし、広帯域データコンバータがもたらすシステムレベルの様々な課題を解決するシリアル・ソリューションが生まれるまでに、長い時間がかかりました。レイテンシを正確にコントロールすることは同時サンプリングの必要条件ですが、これを実現するまでには多大なる努力を必要としました。このことは、過去12年以上にわたるJESD204標準の変遷と、その代替となるオープンソース、ESIstreamを示した下表(表1)を見れば、一目瞭然です。

表1 シリアル・インタフェースの歴史

LVDS JESD204 JESD204A JESD204B サブクラス 1 JESD204B サブクラス 2 ESIstream
リリース年 2001 2006 2008 2011 2011 2014
レーンレート [Gbps] 3.125 12.5 12.5 12.8 Gbps (EV12AQ600)
トランシーバによってのみ制限される
マルチレーン同期 いいえ いいえ はい はい はい はい
 

マルチデバイス同期

いいえ はい はい はい はい はい(実証済)
決定論的レイテンシ いいえ いいえ いいえ はい
(fs > 500MSPS)
はい
(fs > 500MSPS)
はい

シリアル・インタフェースのより明白な利点のひとつは、分解能が高くなってもデバイスパッケージのデータラインを増やす必要がないということであり、このことによりピンカウントの制約が軽減されます。しかし一方で、欠点は伝送レイテンシが悪化するということであり、これはエンコード/デコード処理とパスエラスティック受信バッファリングによって生じます。

Figure 2

図2 シリアル化は追加のレイテンシを生み出す

シリアル化はまた、デバイスが必要とする出力ドライバの数を減らすことができるので、データコンバータの電力消費を減らすことができます。さらに、差動シリアルラインを使うことで、システムで発生する電気ノイズの影響を最小化して、必要なダイナミックレンジを確保することができます。また、符号化はスペクトル雑音を拡散させ、差動信号はクロストークの影響を最小化することに貢献します。

実際に、最近まで多チャンネルを同時にサンプリングする場合、初期のシリアルインターフェースではチャンネル間の同期を取ることが非常に困難で、開発者は非常に困難なボード設計してきました。

ギガヘルツ・サンプリングシステムの同期 - 極端に心配する必要はありません

デジタル・ビームフォーミングを用いた無線システムは、信号を同時にサンプルするアンテナアレイが必要です。このアンテナアレイは、各アンテナノードの受信する信号の空間情報を維持します。このアプローチには複雑性と電力ロスといった問題がありますが、いくつかの価値のある利点があります。

  • 高いS/N比(SNR)によってリンク数を増やすことが可能で、信号の帯域を広げることができます。
  • アレイアンテナの空間特性を利用した干渉回避ができます。干渉は特定の方向から来るので、ビーム形成アルゴリズムにより干渉をキャンセルできます。
  • 高いリンク効率が得られるので、レーダー・システムではより多くのターゲットを同時に追跡でき、また携帯電話ネットワークではより多くのユーザーが利用することができます。

今日では、多くのアプリケーションでビームフォーミング技術が使われており、ビーム形成技術では同時サンプリングが必要です。しかしGHzの周波数域においては、ICと基板レベルの双方での信号伝搬時間が重要になっています。PCBトレースは送信ラインとしても作用するので、信号トレース長が重要になります。1cmのトレースは60~75psの伝播時間に相当します。これと、6GHzサンプルクロックのクロック周期、166psを比較してください。ボードレベルの現象が著しく設計に影響することが分かると思います。これにより、高速サンプリングシステムにおいてはPCBレイアウトが決定的な成功要因である理由が説明できます。しかし、事態を困難なものにする要因がもうひとつあります。それはデジタルドメインに関係するもので、メタスタビリティと呼ばれます。

ESIstream IP製品について、詳しくは当社までお問い合わせください。

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